Page 77 - bilgem-teknoloji-dergisi-11

Bilgi Güvenliğieknolojileri
Y ar ı İlet k en T BILGEM
TEKNOLOJI

blokların genellikle 2-3 kat daha az alan kapladığı DRC ve LVS yazılımlarıyla yapılan doğrulama ve PTK’nın, üretim evine ve teknolojiye özgü olması-
görülmektedir. karşılaştırma işlemlerinden sonra devre serimin- nın sonucu olarak YİTAL tasarım ekibinin tümdev-
den parazitik çıkarım (LPE) yapılır. Parazitik çı- re tasarımı dışında PTK geliştirme sorumluluğu
Güncel olarak YİTAL’de üretilmek üzere çalışılmak- karım; serimi tamamlanan hücrelerde serimden da bulunmaktadır. Yeni bir üretim teknolojisi ge-
ta olan milyonlarca transistör içeren özel amaçlı kaynaklanan etkilerin görülmesi için uygulanır ve liştirilirken tasarım ekibi PTK üzerinde yoğunlaşır.
işlemcinin tasarımında hibrit tasarım yöntemi kul- serimde çizilen hatların parazitik direnç ve kapa- YİTAL’de üretilecek tasarımlar YİTAL’in geliştirdiği
lanılmaktadır. Hibrit tasarımda; modüler tekrarla- sitelerini hesaplar. Parazitikleri içerecek şekilde PTK’lar ile gerçeklenmektedir. Tasarım kurallarının
nan yapıya sahip bloklar ve zamanlama açısından serim sonrası benzetim yapılarak üretim sonrası belirlenmesi, eleman tanımlarının yapılması, tek-
kritik yoldaki bloklar tam özel tasarlanırken kontrol beklenecek performans öngörülür. noloji dosyasının oluşturulması, kütüphane hücre-
blokları gibi modüler olmayan yapılar tam otoma- lerinin tasarlanması, kütüphane modellerinin belir-
tik tasarlanmaktadır. Analog ve RF devrelerin ta- YİTAL’in bir diğer tümdevre doğrulama yöntemi lenmesi, DRC, LVS ve parazitik çıkarım kodlarının
sarımları da transistor seviyesinde tam özel olarak FPGA kullanımıdır. YİTAL tasarım ekibinin FPGA oluşturulması, otomatik sayısal tasarım akışının
yapılmaktadır. tasarım yeteneği ile sayısal tümdevrenin FPGA oluşturulması ve test tümdevresinin tasarlanması
versiyonu hazırlanıp FPGA ile gerçek çalışma or- PTK geliştirme sürecinin faaliyetleridir.
Hangi tasarım yöntemi seçilirse seçilsin tümdevre tamında testler yapılmaktadır. Test sonuçlarında
hata bulunması durumunda FPGA hızlı bir şekil-
tasarım akışı genel hatları ile Şekil 1’deki gibi or- de güncellenmekte ve tümdevrenin üretim öncesi duyulur. İlk olarak tasarlanan devrenin sınırları be- Yine bu sürecin bir parçası olarak tasarlanan test
taktır. Öncelikle şema veya VHDL/Verilog kod ta- doğruluğu test edilmektedir. lirlenip kesme hattı eklenir. Eklenen kesme hattı sı- tümdevresi; teknolojiyi karakterize eden, tasarım
sarımı yapılır ve benzetimlerle beklenen işlevsellik, nır çizgileri arasına üretim sürecinde gerekli olacak kurallarını test eden yapılar, kütüphane hücreleri,
hız ve güç hedeflerini sağlayıp sağlamadığı test YİTAL’de tasarlanan işlemci tabanlı tümdevrelerin hizalama işaretleri ve ölçüm yapıları yerleştirilir. basit devreler, modelleri oluşturulacak elemanlar,
edilir. Tam özel veya otomatik serim tamamlan- gömülü yazılımları, işlemcilere özel derleyici ve si- Kesme hattı eklenen tümdevrenin en dışına maske parazitik ölçüm yapılar içerir. Bu yapılar ölçülerek
dıktan sonra tasarım kuralı kontrolü (DRC) adı ve- mulatör yazılımları, tasarlanan devreleri test etme- hizalama işaretleri yerleştirilir. Sığ çukur oksit ile ve sonuçlar analiz edilerek elde edilen teknoloji
rilen yazılım ile tasarım kuralları doğrulama yapı- ye yönelik test yazılımları, tasarım ve üretimde ge- metal hatların üzerindeki oksiti düzleştirme işle- bilgileri PTK’ya işlenir. Tümdevre benzetimlerinin
lır. Tasarım kuralları serimdeki tabakaların (layer) reksinim duyulan çeşitli destek yazılımları YİTAL minin (CMP-Kimyasal Mekanik Düzleme) homo- gerçeği öngörme başarısı yarı iletken eleman (HBT,
birbirlerine olan mesafesi, tabakaların büyüklüğü, Tasarım Bölümü tarafından gerçekleştirilmektedir. jen olmasını sağlayan kukla yapılar (dummy filler) MOS vb.) modellerine bağlıdır. Yarı iletken eleman-
bir tabakanın diğer tabakadan ne kadar taşması boş alanlara doldurulduktan ların elektriksel davranışı ne kadar iyi modellenirse
gerektiği gibi birçok bilgiyi içinde barındırır. Daha Üretim Süreci sonra tümdevre üretime ha- benzetimler o kadar gerçekçi olacağından model-
sonra, tasarlanan şema veya yazılan kodun çizilen Tümdevre tasarımı tamamlandıktan sonra sıra- zır hale gelir. leme faaliyetleri PTK sürecinin en önemli, kritik
serim ile aynı olup olmadığını anlamak için serim daki işlem üretim sürecidir. Tasarımın üretim sü- parçasını oluşturmaktadır. Test tümdevresi üret,
şematik karşılaştırması (LVS) yapılır. recine katılabilmesi için birtakım işlemlere ihtiyaç Son haline getirilen tümdev- ölç ve PTK güncelle döngüsü teknoloji gereksinim-
reyi oluşturan her bir tabaka leri karşılanana kadar devam eder. Teknoloji hazır
için maske verileri üretilerek olduğunda PTK da hazır olur.
Sayısal, Analog, RF Tasarım Akışı maske yazma cihazına ak-
tarılır. Maske verileri maske Şekil 2‘de YİTAL tasarım ekibinin çalışma alanla-
yazma cihazının okuyabil- rı ve bu alanlardaki faaliyetleri özetlenmiştir. Şekil
PTK Tasarımı Tümdevre Ölçme Yazılım Maske Verisi mesi için GDS formatın- 3’de YİTAL tasarım ortamından bir görüntü veril-
Tasarımı da elde edilir. Maske verileri, miştir. Şekil 4’de ise YİTAL’de tasarlanmış, üretil-
kullanılan şekillendirme cihazlarının özelliklerine miş ve kılıflanmış Naval Tactical Data System (De-
göre belirli oranda büyütülebilir. Son aşamada veri niz Taktik Veri Sistemi) tümdevresi görülmektedir.
maske yazma cihazında maske camına yazılır.
Böylece tasarım üretim sürecindeki yolculuğuna
başlar. Üretim süreci tamamlandığında tümdevre-
ler test edilir. Test sonuçlarına göre tasarımda ya
da üretim adımlarında değişiklikler yapılarak dev-
relerin daha iyi çalışması sağlanabilir.

Proses Tasarım Kiti (PTK)
Bir tümdevre tasarımcısının tasarım yapabilmesi
için proses tasarım kitine (PTK) ve PTK’nin koş-
tuğu EDA (elektronik tasarım otomasyonu) yazılı-
mına ihtiyacı vardır. PTK; üretim teknolojisine ait
bilgiler içeren, EDA yazılımının dili ile yazılmış dos-
yalar bütünüdür. Teknoloji bilgileri, DRC, LVS kont-
rolleri, parazitik çıkarımı, benzetimlerde kullanılan
eleman modelleri, otomatik sayısal akış, sayısal
hücre kütüphanesi ve modelleri, hazır parametrik
elemanları içerir.

74 75